Norbert Reifschneider: "CAE-gestützte IC-Entwurfsmethoden", München: Prentice Hall Verlag

ISBN 3-8272-9550-5, 809 Seiten, mehr als 400 Abbildungen, CD

Zusätzlich erhältlich: Foliensatz für die Overheadprojektion mit 158 kolorierten und didaktisch aufbereiteten Darstellungen

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Inhaltsverzeichnis

 Vorwort 9
 Einführung 17
1 Designstrategien 23
1.1 Kundenspezifische mikroelektronische Schaltungen 29
1.1.1 ASIC-orientierte Konzepte 32
1.2 Hierarchisches Design 34
1.3 Bibliotheken 37
1.4 Top-down- und Bottom-up-Designstrategien 39
1.5 Layoutsynthese 41
1.6 Regulärer Designablauf 48
1.7 Entwurf kombinatorischer Netze und sequentieller Schaltwerke 53
1.7.1 Boolesche Ausdrücke 53
1.7.2 KV-Diagramme 55
1.7.3 Das Quine-McCluskey-Verfahren 66
1.7.4 Entwurf synchroner, sequentieller Schaltwerke 70
2 Einführung in die digitale Schaltungstechnik 83
2.1 Der Inverter 88
2.2 Das NOR-Gatter 91
2.3 Das NAND-Gatter 94
2.4 Das Transfer bzw. Transmission Gate 96
2.5 Die EXOR- bzw. EXNOR-Verknüpfung 99
2.6 Decoder und Demultiplexer 103
2.7 Multiplexer 107
2.8 Die dynamische CMOS-Logik 109
2.8.1 Die CMOS-Domino-Logik 116
2.8.2 Die modifizierte Domino-Logik 119
2.9 Addierschaltungen 121
2.10 Komparatorschaltungen 131
2.11 Speichernde Elemente 133
2.12 Binärzähler 144
2.13 Parity-Generatoren 150
2.14 Multiplizierer 153
2.15 Das Programmable Logic Array (PLA) 160
2.16 Das Read Only Memory (ROM) 168
2.17 Das Random Access Memory (RAM) 174
2.18 Pufferspeicher 187
2.19 Entwurf vollkomplementärer Standardgatter 191
3 Die Schaltungseingabe 197
3.1 Die grafische Schaltungseingabe 199
3.1.1 Die Herstellung elektrischer Verbindungen 202
3.1.2 Signalnamen 205
3.1.3 Properties 210
3.1.4 Textmakros 214
3.1.5 Das Design komplexer Strukturen 217
3.2 Schaltungseingabe mit Hardware Description Languages (HDL) 235
3.2.1 HDL-Simulatoren und Entwicklungshilfen 240
3.2.2 Entwicklung der HDL-Sprachen 244
3.2.3 Schaltungsentwicklung mit VHDL 245
3.2.4 Grundkonzepte von VHDL 250
3.2.4.1 Entity/Architektur-Methodik 250
3.2.4.2 Die CONFIGURATION-Anweisung 256
3.2.4.3 Abhängigkeiten 266
3.2.4.4 Packages 268
3.2.5 Bibliotheken 271
3.2.5.1 Zugriff auf Bibliotheken 272
3.2.6 Das allgemeine Syntaxformat von VHDL 273
3.2.6.1 Numerische Größen 277
3.2.6.2 Einzelzeichen und Zeichenketten-Angaben (Strings) 277
3.2.6.3 Physikalische Größen 278
3.2.7 Operanden 279
3.2.8 Operatoren 279
3.2.8.1 Überladene Operatoren 287
3.2.9 Objekte und Datentypen in VHDL 291
3.2.9.1 Die Objektklassen in VHDL 291
3.2.9.2 Datentypen in VHDL 292
3.2.9.3 Objektdeklarationen 301
3.2.10 Gruppen 304
3.2.11 Ansprechen von Objekten 306
3.2.12 Attribute 313
3.2.12.1 Typbezogene Attribute 314
3.2.12.2 Feld- bzw. objektbezogene Attribute 316
3.2.12.3 Signalbezogene Attribute 317
3.2.12.4 Allgemeine und blockbezogene Attribute 319
3.2.12.5 Anwenderdefinierte Attribute 320
3.2.13 Die Sprache VHDL 322
3.2.13.1 Die Entity 322
3.2.13.2 Die Architektur 326
3.2.13.3 Strukturale Modellierung 328
3.2.13.4 Verhaltensmodellierung 340
3.2.13.5 Auflösungsfunktionen 370
3.2.13.6 Kontrollierte Signalwertzuweisungen 376
3.2.13.7 Files 378
3.2.13.8 Pointer 383
3.2.13.9 Ein Modellierungsbeispiel 390
4 Logische und elektrische Designverifikation 395
4.1 Die digitale Schaltungssimulation 400
4.1.1 Register-Transfer-Level-Simulation 400
4.1.2 Die abstrakten Signalwerte des Logiksimulators 402
4.1.3 Logikgatter und abstrahierte Signalwerte 404
4.1.4 Konkurrierende Signalstärken 408
4.1.5 Timing Checks 412
4.1.6 Primitives 416
4.1.7 Simulationsmodelle 424
4.1.8 Delay-Modellierung 441
4.1.8.1 Unterscheidung nach steigender und fallender Flanke 450
4.1.8.2 Path Delays 454
4.1.8.3 Netzlastabhängige Delays 460
4.2 Timing Verification 464
4.2.1 Grundprinzipien der Timing Verification 466
4.2.2 Die abstrakten Signalwerte des Timing Verifier 468
4.2.3 Die Vorgehensweise bei der Timing Verification 468
4.2.4 Erweiterte Timing Checks 480
4.2.5 Konvergenzprobleme 486
4.2.6 Hybride Timing Verification 488
5 Automatisches Plazieren und Verdrahten 491
5.1 Standardzellen, Makrozellen, Pads 493
5.1.1 Makrozellen 495
5.1.2 Standardzell-Interfaces 497
5.1.3 Pads 504
5.2 Automatisches Plazieren 508
5.2.1 Das Problem des Handlungsreisenden 513
5.2.2 Floor Planning 518
5.3 Generieren der Verdrahtungskanäle 522
5.4 Automatisches Verdrahten 525
5.4.1 Der Abstract 525
5.4.2 Feedthroughs 531
6 Physikalische Design-Verifikation 535
6.1 Der Design Rule Check (DRC) 537
6.1.1 Die geometrischen Grundoperationen 540
6.1.2 Blähen und Schrumpfen von Polygonen 542
6.1.3 Funktionen zur Selektion von Polygonen und Kanten 546
6.1.4 Die Funktionen für die Weiten- und Abstandsprüfungen 555
6.1.5 Der hierarchische DRC-Check 564
6.1.6 Allgemeine Hinweise zur DRC-Programmierung 571
6.2 Die Schaltkreisextraktion 583
6.2.1 Extraktion parasitärer Kapazitäten und Widerstände 587
6.3 Der Electrical Rule Check (ERC) 595
7 Test und Testbarkeit komplexer Strukturen 599
7.1 Fehlerursachen 600
7.1.1 Prozeßbedingte Fehler 601
7.1.2 Fehler durch mechanische Beanspruchung 601
7.1.3 Intermittierende Fehler 602
7.2 Test einfacher Gatter 604
7.2.1 AC- und DC-Parameter 604
7.2.2 Testverfahren in der Massenproduktion 605
7.2.3 Messungen während der Produktionsphase der Wafers 606
7.2.4 Messungen nach dem Zertrennen der Wafers 607
7.3 Testen komplexer digitaler Schaltungen 608
7.3.1 Optimierung des Testvektorsatzes 609
7.3.2 Redundante Logik 610
7.3.3 Fehlersimulation und Fehlermodelle 611
7.3.3.1 Fehlermodelle 612
7.3.3.2 Fehlersimulation 613
7.3.3.3 Activity Analysis 614
7.3.4 Teststrategien 616
7.3.4.1 Die Scan-Path-Methode 616
7.3.4.2 Das Boundary-Scan-Verfahren 618
7.3.4.3 Das BIST-Verfahren 621
7.3.4.4 Das BILBO-Register 629
7.3.4.5 IDDQ-Testverfahren 631
8 MOS-Transistor-Theorie und -Modellierung 635
8.1 Halbleiter 637
8.1.1 Energiebändermodell 638
8.1.2 Eigenleitung 643
8.1.3 Störleitung 649
8.1.3.1 n-Leitung 651
8.1.3.2 p-Leitung 653
8.1.4 Der pn-Übergang 655
8.1.4.1 Der pn-Übergang bei äußerer Spannung 659
8.1.4.2 Sperrträgheit 667
8.1.4.3 Sperrschicht-Kapazität 668
8.2 Der MOS-Kondensator 669
8.2.1 Inversion 672
8.3 Der MOS-Feldeffekttransistor 676
8.3.1 Die Arbeitsbereiche des MOS-Feldeffekttransistors 679
8.3.2 Die Schwellenspannung des MOS-Feldeffekttransistors 683
8.4 Modellierung des MOS-Feldeffekttransistors 689
8.4.1 SPICE-MOSFET-Modell Level 1 691
8.4.1.1 Statische Modellierung 691
8.4.1.2 Dynamische Modellierung 699
8.4.1.3 Modellierung von Temperatureinflüssen 702
8.4.1.4 Das Kleinsignalmodell 704
8.4.1.5 Modellierung des Rauschverhaltens 706
8.4.2 SPICE-Modelle ab Level 2 707
8.4.2.1 Drain-Strom im Sperrbereich 708
8.4.2.2 Drain-Strom im Widerstandsbereich 710
8.4.2.3 Mobilitätsreduktion 711
8.4.2.4 Kanallängenmodulation 712
Glossar 715
Weiterführende Literatur 773
Anhang A 785
Stichwortverzeichnis 787
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